이 글은 협찬을 받아 가져온 글입니다 지멘스.
LVS(레이아웃 대 회로도) 비교는 집적 회로(IC) 설계 검증에서 중요한 단계로, 회로의 물리적 레이아웃이 회로도 표현과 일치하는지 확인합니다. LVS의 주요 목표는 설계의 정확성과 기능성을 검증하는 것입니다. 전통적으로 LVS 비교는 사인오프 검증 중에 수행되며, 여기서 전용 도구는 레이아웃과 회로도 데이터를 비교하여 불일치나 오류를 식별합니다. 그러나 사인오프 단계에서 오류를 발견하면 설계 완료 및 출시 시간이 지연되는 시간 소모적인 반복 작업이 발생합니다. 초기 단계의 LVS 비교는 이러한 문제를 완화할 수 있지만 설계의 불완전한 상태로 인해 수백만 개의 오류 결과가 생성되는 경우가 많습니다.
이러한 문제를 해결하기 위해 우리는 설계자가 설계 흐름 초기에 LVS 비교를 수행할 수 있도록 왼쪽 시프트 방법을 개발했습니다. 초기 단계에서 LVS 검사를 통합함으로써 설계 팀은 오류를 더 빨리 포착하고 승인 중에 필요한 반복 횟수를 줄일 수 있습니다. Shift-Left LVS 검증 접근 방식이 어떻게 설계자의 생산성을 향상시키고 검증을 가속화할 수 있는지 자세히 살펴보겠습니다.
그만큼 구경 nmLVS™ 정찰 비교 솔루션은 설계 주기 초기에 빠르고 정확한 LVS 비교를 위해 지능형 Shift-Left 프로세스를 도입합니다. 불완전한 블록의 블랙박스를 자동화하고 자동 포트 매핑을 용이하게 하여 설계자가 초기 단계 설계에서 더 빠른 LVS 반복을 달성할 수 있도록 해줍니다.
기존 LVS 검증의 과제
기존 LVS 검증 프로세스에서 설계자는 최종 제품이 의도한 대로 작동하는지 확인하기 위해 회로도 표현과 비교하여 레이아웃을 검증해야 합니다. 모든 설계 블록이 완료되고 최종 비교 준비가 되어야 하므로 검증 팀은 철저한 확인을 수행하기 위해 승인 단계까지 기다립니다. 이 후기 단계 LVS 실행 중에 발견된 오류는 추가 확인 반복을 유발하여 시간과 자원을 낭비하게 할 수 있습니다. 그러면 설계자는 수정 사항이나 업데이트가 구현될 때마다 LVS 프로세스를 다시 실행하는 주기에 빠지게 되어 사인오프 중에 병목 현상이 발생하게 됩니다.
설계 초기 단계에서 많은 블록이 아직 완성되지 않았더라도 설계자는 LVS 비교를 더 일찍 실행할 수 있으므로 포괄적인 LVS 비교가 비실용적입니다. 불완전한 디자인에서 LVS를 실행하면 수백만 개의 오류 메시지가 생성될 수 있으며, 그 중 다수는 레이아웃의 미완성 부분에서 발생하기 때문에 조치가 불가능합니다. 이렇게 압도적인 결과 수로 인해 실제 설계 문제를 정확히 찾아내기 어렵고 기존 LVS 방법은 초기 단계 검증에 비실용적입니다.
그림 1에 표시된 것처럼 설계 블록이 서로 다른 시간에 완료되면 검증 흐름이 더욱 복잡해질 수 있으며, 각 블록이 전체 레이아웃에 통합될 때 검증 확인이 여러 번 반복됩니다.
그림 1: 다양한 완료 수준의 블록을 사용한 설계 검증 주기.
초기 LVS 검증을 위해 왼쪽으로 이동
LVS 검증을 위한 Shift-Left 방법론을 구현한다는 것은 모든 블록이 마무리되기 전 설계 주기 초기에 레이아웃과 회로도 비교를 수행하는 것을 의미합니다. 이를 가능하게 하려면 흐름이 불완전한 설계를 처리할 때 유연성을 지원하고 중요한 블록 및 연결에 대한 보다 구체적인 검증을 허용해야 합니다.
이를 달성하는 한 가지 방법은 블랙박스 및 포트 매핑과 같은 자동화 기술을 이용하는 것입니다. 외부 연결 정보를 유지하면서 불완전한 블록의 내부 세부 정보를 추상화함으로써 검증 흐름을 맞춤화하여 설계의 완성된 섹션과 불완전한 섹션 간의 상호 작용에 초점을 맞출 수 있습니다. 반면에 자동화된 포트 매핑은 정확한 초기 단계 비교를 위해 레이아웃과 회로도 사이의 모든 외부 연결이 올바르게 정렬되도록 보장합니다.
초기 LVS 검증에 대한 새로운 접근 방식
초기 단계 LVS 검증을 위한 고급 방법론은 이러한 자동화된 프로세스를 활용하여 Shift-Left 검증 프로세스를 가속화합니다. 예를 들어, 불완전한 블록에 대한 지능형 블랙박스는 생성되는 오류 결과의 수를 크게 줄여 검증 팀이 블록 간의 실제 연결 문제를 더 쉽게 식별할 수 있게 해줍니다.
Shift-Left 흐름은 불필요한 작업과 계산을 건너뛰고 레이아웃과 도식 데이터를 빠르고 효율적으로 분석할 수 있는 강력한 비교 엔진을 사용하는 이점도 있습니다. 이 접근 방식은 흐름 초기에 가장 어려운 문제에 초점을 맞춰 승인 단계에서 발견되는 오류를 줄이고 궁극적으로 설계 완료 속도를 높입니다.
그림 2에 설명된 흐름은 이 Shift-Left 방법론이 불필요한 단계를 줄이고 중요한 설계 문제에 집중함으로써 검증 프로세스를 간소화하는 방법을 보여줍니다.
그림 2: 모든 단계를 포함하는 기존의 전체 LVS 흐름(왼쪽)과 Calibre nmLVS Recon 흐름(오른쪽).
초기 LVS 비교의 장점
LVS 검증을 위해 Shift-Left 방법론을 채택하면 반도체 설계 팀에 다음과 같은 몇 가지 주요 이점을 제공합니다.
오류 조기 감지: 설계 흐름 초기에 LVS 비교를 수행함으로써 오류가 설계에 깊이 포함되기 전에 오류를 식별하고 해결할 수 있습니다. 이러한 사전 예방적 접근 방식은 비용이 많이 드는 재작업의 위험을 줄이고 승인 중에 필요한 반복 횟수를 최소화합니다.
가속화된 설계 검증: 비교 프로세스를 자동화하면 설계 검증이 간소화되므로 설계자는 모든 블록이 완료되지 않은 경우에도 문제를 효율적으로 식별하고 해결할 수 있습니다. 이를 통해 전체 회로 검증이 더 빨라지고 수동 검사에 필요한 시간과 노력이 줄어듭니다.
향상된 협업 및 디버깅: 설계 정확성을 검증하고 피드백을 공유하기 위한 중앙 집중식 플랫폼을 통해 초기 단계 LVS 검증은 설계 팀 간의 협업을 촉진합니다. 엔지니어는 문제를 보다 효과적으로 격리하고 동료에게 통찰력을 제공하여 전반적인 설계 품질을 향상시킬 수 있습니다.
향상된 설계 자신감: 설계 초기 단계부터 레이아웃과 회로도 표현 간의 정렬을 보장하면 최종 제품의 정확성에 대한 확신이 높아집니다. 설계가 승인될 때쯤에는 대부분의 중요한 연결 문제가 이미 해결되었습니다.
실제 응용 프로그램
Calibre nmLVS Recon은 런타임 개선 10배, 메모리 요구 사항 3배 감소 등 실제 설계 프로젝트에서 상당한 이점을 입증했습니다. 예를 들어 Marvell의 검증 팀은 Calibre nmLVS SI를 사용하여 전체 설계 주기에 걸쳐 LVS 흐름을 향상시켜 검증 시간을 단축하고 효율성을 향상시켰습니다.
결론
LVS 비교 작업을 설계 흐름 초기에 전환하면 IC 설계 팀에 상당한 이점을 제공합니다. 초기 최상위 LVS 비교에 대한 우리의 새로운 접근 방식은 블랙박스 및 포트 매핑을 자동화하므로 설계자는 모든 블록이 마무리되지 않은 경우에도 포괄적인 검증을 수행할 수 있습니다. 이를 통해 설계 검증이 가속화되고, 협업이 향상되며, 반도체 설계 작업 흐름에서 설계 신뢰도가 향상됩니다.
최근 기술 문서를 다운로드하여 자세히 알아보세요.Calibre nmLVS Recon Compare로 설계 검증 가속화.”
