50 년 이상 이제 불가피 해 보이는 것처럼 계란 무어의 법칙엔지니어는 트랜지스터 수 그들은 2 년마다 같은 지역으로 포장 할 수 있습니다. 그러나 업계가 논리 밀도를 쫓는 동안 원치 않는 부작용이 더 두드러졌습니다 : 열.
오늘과 같은 시스템 온 칩 (SOC)에서 CPU 그리고 gpus온도는 성능, 전력 소비 및 에너지 효율에 영향을 미칩니다. 시간이 지남에 따라 과도한 열은 프로세서에서 임계 신호 전파를 늦출 수 있으며 칩 성능의 영구적 인 저하로 이어질 수 있습니다. 또한 트랜지스터가 더 전류와 결과로 폐기물 전력을 누출하게합니다. 결과적으로 증가 된 전력 소비는 정확히 동일한 작업을 수행하기 위해 점점 더 많은 에너지가 필요하기 때문에 칩의 에너지 효율을 무너 뜨립니다.
문제의 근본은 다른 법의 끝에 있습니다. Dennard 스케일링. 이 법은 트랜지스터의 선형 치수가 줄어들면서 주어진 영역의 총 전력 소비가 일정하게 유지되도록 전압이 감소해야한다고 명시하고 있습니다. Dennard 스케일링은 트랜지스터의 전체 기능을 손상시키지 않으면 서 전압의 추가 감소가 가능하지 않은 시점에서 2000 년대 중반에 효과적으로 종료되었습니다. 결과적으로, 논리 회로의 밀도가 계속 증가했지만, 전력 밀도도 마찬가지로, 부산물로 열을 생성했다.
칩이 점점 더 작아지고 강력하고 효율적인 열 소산이 성능과 수명을 유지하는 데 중요 할 것입니다. 이러한 효율성을 보장하려면 트랜지스터, 상호 연결 및 로직 셀을 만드는 방법 인 새로운 반도체 기술이 열이 생성되고 제거되는 방식을 어떻게 변화시키는 지 예측할 수있는 도구가 필요합니다. 저의 연구 동료와 저는 IMEC 바로 그것을 개발했습니다. 당사의 시뮬레이션 프레임 워크는 업계 표준 및 오픈 소스를 사용합니다 전자 설계 자동화 (EDA) 사내 도구 세트로 보강 된 도구는 반도체 기술과 그와 함께 구축 된 시스템 간의 상호 작용을 빠르게 탐색합니다.
지금까지의 결과는 피할 수 없습니다. 열 문제는 각 새로운 기술 노드와 함께 증가하고 있으며, 열을 처리 할 수 있다는 희망이 있다면 칩 및 시스템을 설계하는 새로운 방법을 포함하여 새로운 솔루션이 필요합니다.
냉각의 한계
전통적으로, SOC는 패키지에 부착 된 방열판 위로 공기를 불어 냉각됩니다. 일부 데이터 센터는 가스보다 더 많은 열을 흡수 할 수 있기 때문에 대신 액체를 사용하기 시작했습니다. 액체 냉각제 (일반적으로 물 또는 수성 혼합물)는 NVIDIA의 새로운 AI GPU와 같은 최신 고성능 칩에 충분히 효과가 있으며, 이는 놀라운 1,000 와트를 소비합니다. 그러나 팬이나 액체 냉각기는 파이프 라인을 내려 오는 소규모 노드 기술과 일치하지 않습니다.
열은 칩에서 제거되면서 복잡한 경로를 따릅니다. 그러나 95 %가 방열판을 통해 나옵니다. IMEC
예를 들어, 나노 시트 트랜지스터 그리고 보완 전계 효과 트랜지스터 (CFETS). 선도적 인 칩 제조업체는 이미 NanoSheet 장치로 전환하고 있으며,이 장치는 오늘날의 FIN 필드 효과 트랜지스터의 핀을 반도체의 수평 시트 스택으로 교체하고 있습니다. CFET은 해당 아키텍처를 극단적으로 수직으로 쌓아 더 많은 시트를 쌓아서 두 장치로 나누어 두 개의 트랜지스터를 하나와 같은 발자국에 배치합니다. 전문가들은 반도체 산업이 2030 년대에 CFET을 도입 할 것으로 기대합니다.
우리의 작업에서, 우리는 A10이라는 나노 시트 (10 angstroms의 노드 또는 1 나노 미터 1 개)와 A5라는 CFET 버전을 보았습니다.이 버전은 IMEC 프로젝트가 A10 이후 2 세대에 나타납니다. 테스트 설계의 시뮬레이션에 따르면 A5 노드의 전력 밀도는 A10 노드보다 12 ~ 15 % 높음을 보여주었습니다. 이 증가 된 밀도는 동일한 작동 전압에 대해 9 ℃의 예상 온도 상승을 초래할 것이다.
보완 전계 효과 트랜지스터는 나노 시트 트랜지스터를 서로 쌓아 밀도와 온도를 증가시킵니다. 나노 시트 트랜지스터 (A10 노드)와 동일한 온도에서 작동하려면 CFETS (A5 노드)가 감소 된 전압으로 실행해야합니다. IMEC
9 도는 그리 많지 않을 수 있습니다. 그러나 수십만에서 수백만 개의 칩이 함께 포장되는 데이터 센터에서는 안정적인 작동과 열 런 어웨이의 차이를 의미 할 수 있습니다. 이는 온도 상승이 누출 전력을 증가시켜 온도를 증가시켜 누출 전력을 증가시키는 등의 경우 안전 메커니즘은 영구적 인 손상을 피하기 위해 어려움을 감소시켜야합니다.
연구원들은 이런 종류의 극한 열을 완화하는 데 도움이 될 기본 액체 및 공기 냉각에 대한 고급 대안을 추구하고 있습니다. 예를 들어, 미세 유체 냉각은 칩에 새겨진 작은 채널을 사용하여 장치 내부의 액체 냉각수를 순환합니다. 다른 접근법으로는 칩 표면에 고속으로 가스 또는 액체를 분무하는 제트 충돌과 전체 인쇄 회로 보드가 냉각수 욕조에 담긴 침지 냉각을 포함합니다.
그러나 이러한 새로운 기술이 작용하더라도 추가 열을 분배하기 위해 냉각기에만 의존하는 것은 실용적이지 않을 것입니다. 크기, 무게, 배터리 전력 및 사용자를 요리하지 않아도되는 모바일 시스템의 경우 특히 그렇습니다. 한편, 데이터 센터는 다른 제약에 직면 해 있습니다. 냉각은 건물의 전반적인 인프라 비용이기 때문에 새 칩이 도착할 때마다 냉각 설정을 업데이트하기에는 너무 많은 비용이 들며 너무 방해가됩니다.
성능 대 열
운 좋게도 냉각 기술이 칩을 튀기는 것을 막는 유일한 방법은 아닙니다. 다양한 시스템 수준 솔루션은 변화하는 열 조건에 동적으로 적응하여 열을 확인할 수 있습니다.
한 가지 방법은 칩 주위에 열 센서를 배치합니다. 센서가 걱정되는 온도 상승을 감지하면 가열에 대응하기 위해 작동 전압 및 주파수 (따라서 전력 소비)의 감소를 알립니다. 그러나 이러한 체계는 열 문제를 해결하지만 칩의 성능에 눈에 띄게 영향을 줄 수 있습니다. 예를 들어, 햇볕에 스마트 폰을 떠난 사람이라면 누구나 증명할 수 있기 때문에 칩은 뜨거운 환경에서 항상 제대로 작동하지 않을 수 있습니다.
Thermal Sprinting이라는 또 다른 접근법은 특히 멀티 코어 데이터 센터 CPU에 유용합니다. 코어가 과열 될 때까지 코어를 실행 한 다음 첫 번째 코어를 냉각하는 동안 작업을 두 번째 코어로 이동시킵니다. 이 프로세스는 단일 스레드의 성능을 최대화하지만 작업이 더 긴 작업을 위해 많은 코어간에 마이그레이션 해야하는 경우 지연이 발생할 수 있습니다. 열 스프린팅은 또한 칩의 전체 처리량을 줄입니다.
따라서 시스템 수준의 솔루션은 열과 성능 사이의 신중한 균형 균형 행동이 필요합니다. 효과적으로 적용하기 위해 SOC 설계자는 칩에 전력이 어떻게 분포되는지, 핫 스팟이 발생하는 위치, 센서가 위치 해야하는 위치 및 전압 또는 주파수 감소를 트리거 해야하는시기, 칩의 일부가 냉각되는 데 걸리는 시간에 대한 포괄적 인 이해를 가져야합니다. 그러나 최고의 칩 디자이너조차도 곧 더욱 창의적인 열을 관리하는 방법이 필요합니다.
칩 뒷면을 사용합니다
유망한 추구에는 웨이퍼의 밑면 또는 뒷면에 새로운 기능을 추가하는 것이 포함됩니다. 이 전략은 주로 전력 전달 및 계산 성능을 향상시키는 것을 목표로합니다. 그러나 일부 열 문제를 해결하는 데 도움이 될 수 있습니다.
신기술은 칩이 허용 가능한 주파수에서 작동하는 동안 최소 전압을 유지하도록 멀티 코어 프로세서로 전달 해야하는 전압을 줄일 수 있습니다. 뒷면 전력 발전 네트워크는 저항을 줄임으로써이를 수행합니다. 뒷면 커패시터는 낮은 과도 전압 손실을 낮 춥니 다. 뒷면 통합 전압 조정기를 사용하면 다른 코어가 필요에 따라 다른 최소 전압에서 작동 할 수 있습니다.IMEC
IMEC는 칩이 더 낮은 전압에서 작동 할 수있는 몇 가지 뒷면 기술을 예측하여 생성하는 열량을 감소시킵니다. 로드맵의 첫 번째 기술은 소위입니다. BSPDN (Backside Power-Delivery Network)그것은 정확하게 들리는 소리입니다 : 그것은 전력선을 칩의 앞쪽에서 뒤쪽으로 움직입니다. 모든 고급 CMOS 파운드리는 BSPDN을 제공 할 계획입니다 2026 년 말까지. 초기 시연은 전원 공급 장치를 트랜지스터에 훨씬 더 가깝게함으로써 저항을 줄인다는 것을 보여줍니다. 저항이 줄어들면 전압 손실이 줄어 듭니다. 이는 칩이 감소 된 입력 전압에서 실행될 수 있음을 의미합니다. 그리고 전압이 줄어들면 전력 밀도가 떨어지면 온도가 떨어집니다.
열 제거 경로 내에서 재료를 변경함으로써 뒷면 전력 전달 기술은 칩의 핫스팟을 더 뜨겁게 만들 수 있습니다. IMEC
BSPDN 이후 제조업체는 뒷면에 에너지 저장 용량이 높은 커패시터를 추가하기 시작할 것입니다. 인쇄 회로 보드 및 칩 패키지의 인덕턴스로 인한 큰 전압 스윙은 특히 고성능 SOC에서 문제가 될 수 있습니다. 뒷면 커패시터는 트랜지스터와의 근접성으로 인해 전압 스파이크와 변동을 더 빨리 흡수 할 수 있기 때문에이 문제에 도움이됩니다. 따라서이 배열은 BSPDN만으로 칩이 더 낮은 전압과 온도에서 실행될 수있게합니다.
마지막으로, 칩 제조업체는 뒷면 통합 전압 조절기 (IVR) 회로를 도입 할 것입니다. 이 기술은 더 미세한 전압 튜닝을 통해 칩의 전압 요구 사항을 더욱 줄이는 것을 목표로합니다. 예를 들어, 스마트 폰의 SOC는 일반적으로 8 개 이상의 컴퓨팅 코어를 가지고 있지만 자체 이산 전압 조절기를 가질 수있는 칩에는 공간이 없습니다. 대신, 하나의 오프 칩 레귤레이터는 일반적으로 4 개의 코어 전압을 함께 관리합니다. 반면에 IVRS는 전용 회로를 통해 각 코어를 개별적으로 관리하여 에너지 효율을 향상시킵니다. 뒷면에두면 전선에 귀중한 공간이 절약됩니다.
백 사이드 기술이 열 관리에 어떤 영향을 미치는지는 아직 확실하지 않습니다. 효과를 차트에 계산하려면 데모와 시뮬레이션이 필요합니다. 새로운 기술을 추가하면 종종 전력 밀도가 높아지고 칩 설계자는 열 결과를 고려해야합니다. 예를 들어, IVR이 균등하게 분산되거나 각 코어 및 메모리 캐시의 중심과 같은 특정 영역에 집중되면 뒷면 IVR을 배치 할 때는 열 문제가 발생할 수 있습니까?
최근에, 우리는 뒷면 전력 전달이 오래된 문제를 해결하더라도 새로운 열 문제를 일으킬 수 있음을 보여주었습니다. 원인은 BSPDN이 생성 될 때 남은 실리콘의 사라지는 얇은 층입니다. 전선 설계에서, 실리콘 기판은 750 마이크로 미터만큼 두껍다. 실리콘은 열을 잘 수행하기 때문에,이 비교적 부피가 큰 층은 측면으로 트랜지스터로부터 열을 퍼뜨려 핫스팟을 제어하는 데 도움이됩니다. 그러나 백 사이드 기술을 추가하려면 뒷면에서 트랜지스터에 접근 할 수 있도록 기판을 약 1mm로 얇게해야합니다. 두 층의 와이어와 절연체 사이에 샌드위치 된이 슬림 실리콘 슬라이스는 더 이상 가열을 측면으로 효과적으로 움직일 수 없습니다. 결과적으로, 과잉 활성 트랜지스터의 열은 국부적으로 갇히고 냉각기를 향해 위쪽으로 강제로, 핫스팟을 악화시킬 수 있습니다.
80 코어 서버 SOC의 시뮬레이션에 따르면 BSPDN은 14 ° C까지 핫스팟 온도를 높일 수 있습니다. 뒷면의 금속 밀도를 높이는 것과 같은 설계 및 기술 조정은 상황을 개선 할 수 있지만 완전히 피하기 위해 더 많은 완화 전략이 필요합니다.
“CMOS 2.0″준비
BSPDNS는 IMEC가 CMOS 2.0이라고 부르는 실리콘 논리 기술의 새로운 패러다임의 일부입니다. 이 신흥 시대는 a LSO 고급 트랜지스터 아키텍처 및 전문 논리 계층을 참조하십시오. 이러한 기술의 주요 목적은 칩 성능 및 전력 효율을 최적화하는 것이지만 열 소산 개선을 포함하여 열 이점을 제공 할 수도 있습니다.
오늘날의 CMOS 칩에서 단일 트랜지스터는 신호를 인근 및 멀리 떨어진 구성 요소로 유도하여 비 효율성을 초래합니다. 그러나 두 개의 드라이브 레이어가 있다면 어떨까요? 하나의 층은 긴 와이어를 처리하고 이러한 연결을 특수 트랜지스터와 버퍼링합니다. 다른 하나는 10mm 미만의 연결만을 다룰 것입니다. 이 두 번째 층의 트랜지스터는 짧은 연결에 최적화되기 때문에 낮은 전압에서 작동하여 다시 전력 밀도를 감소시킬 수 있습니다. 그러나 여전히 얼마나 확실하지 않습니다.
앞으로 칩의 일부는 각각의 적절한 공정 기술을 사용하여 자체 실리콘 웨이퍼로 만들어 질 것입니다. 그런 다음 하나의 프로세스 기술 만 사용하여 구축 된 것보다 더 잘 작동하는 SOC를 형성하기 위해 3D 쌓을 것입니다. 그러나 엔지니어들은이 새로운 3D 구조를 통해 열이 어떻게 흐르는 지 신중하게 고려해야합니다. IMEC
분명한 것은 업계의 열 문제를 해결하는 것이 학제 간 노력이 될 것이라는 점입니다. 열 인터페이스 재료, 트랜지스터, 시스템 제어 체계, 포장 또는 냉각기라는 하나의 기술만으로도 미래의 칩의 열 문제를 해결하지 못할 것입니다. 우리는 그들 모두가 필요합니다. 또한 훌륭한 시뮬레이션 도구와 분석을 통해 적용 할 각 접근 방식의 양과 타임 라인에 대해 이해하기 시작할 수 있습니다. CMOS 2.0 기술의 열 이점, 특히 백 사이드 기능화 및 전문 논리의 열 이점은 유망하지만 이러한 초기 예측을 확인하고 신중하게 그 의미를 연구해야합니다. 예를 들어, 백 사이드 기술을 사용하면 열 발생과 소산을 어떻게 바꾸는지를 정확하게 알아야하며, 그것이 해결하는 것보다 더 많은 새로운 문제를 일으키는지를 정확하게 알아야합니다.
칩 디자이너는 예상치 못한 열 문제를 나중에 소프트웨어에서 처리 할 수 있다고 가정하면서 새로운 반도체 기술을 채택하려는 유혹을받을 수 있습니다. 그것은 사실 일 수 있지만 어느 정도까지. 소프트웨어 솔루션에 너무 크게 의존하면 이러한 솔루션이 본질적으로 부정확하기 때문에 칩의 성능에 해로운 영향을 미칩니다. 예를 들어 단일 핫스팟을 고정하려면 과열되지 않은 더 큰 영역의 성능을 줄여야합니다. 따라서 SOC와이를 구축하는 데 사용되는 반도체 기술은 손에 설계되어 있어야합니다.
좋은 소식은 더 많은 EDA 제품이 칩 설계 초기 단계에서 고급 열 분석을위한 기능을 추가하고 있다는 것입니다. 전문가들은 또한 새로운 칩 개발 방법을 요구하고 있습니다. 시스템 기술 협력. STCO는 시스템, 물리적 설계 및 프로세스 기술 간의 강성 추상화 경계를 전체적으로 고려하여 강력한 추상화 경계를 용해시키는 것을 목표로합니다. 깊은 전문가는 다른 칩 엔지니어링 영역의 전문가와 함께 일하기 위해 편안한 구역 밖에 도달해야합니다. 우리는 아직 업계의 열 문제를 해결하는 방법을 정확하게 알지 못할 수도 있지만 올바른 도구와 협업을 통해 수행 할 수 있다는 낙관적입니다.
