칩메이커들은 계속해서 노력하고 있습니다. 여분의 나노미터마다 회로를 계속 축소할 수 있지만, 훨씬 더 큰 것(수백 또는 수천 나노미터)을 포함하는 기술도 향후 5년 동안 똑같이 중요할 수 있습니다.
하이브리드 본딩이라고 불리는 이 기술은 동일한 패키지에 두 개 이상의 칩을 서로 위에 쌓습니다. 이를 통해 칩 제조업체는 무어의 법칙을 주도했던 트랜지스터 축소의 전반적인 둔화에도 불구하고 프로세서와 메모리의 트랜지스터 수를 늘릴 수 있습니다. IEEE 전자부품 및 기술 컨퍼런스(ECTC) 지난 5월 덴버에서 전 세계 연구 그룹이 기술에 대한 다양한 힘든 개선 사항을 공개했으며 그 중 일부는 연결 밀도가 기록적으로 높아질 수 있는 결과를 보여주었습니다. 3D 스택 칩: 실리콘 1제곱밀리미터당 약 700만 개의 링크.
이러한 모든 연결은 진보의 새로운 본질 때문에 필요합니다. 반도체인텔의 이시 ECTC의 엔지니어들에게 말했습니다. 무어의 법칙 이제 시스템 기술 공동 최적화라는 개념에 의해 관리됩니다. STCO캐시 메모리, 입출력, 논리와 같은 칩의 기능이 각각에 가장 적합한 제조 기술을 사용하여 별도로 제작됩니다. 그런 다음 하이브리드 본딩 및 기타 고급 패키징 기술을 사용하여 이러한 하위 시스템을 조립하여 단일 실리콘 조각만큼 잘 작동하도록 할 수 있습니다. 그러나 이는 지연이나 에너지 소모가 거의 없이 개별 실리콘 조각 간에 비트를 셔틀할 수 있는 고밀도 연결이 있는 경우에만 가능합니다.
모든 첨단 패키징 기술 중에서 하이브리드 본딩은 가장 높은 수직 연결 밀도를 제공합니다. 결과적으로 이는 첨단 패키징 산업에서 가장 빠르게 성장하는 부문이라고 합니다. 가브리엘라 페레이라기술 및 시장 분석가 욜 그룹Yole에 따르면 전체 시장은 2029년까지 3배 이상 증가해 380억 달러에 이를 것으로 예상되며, 하이브리드 본딩이 그때쯤 시장의 약 절반을 차지할 것으로 예상하지만 현재는 그 비중이 작습니다.
하이브리드 본딩에서 구리 패드는 각 칩의 윗면에 구축됩니다. 구리는 일반적으로 실리콘 산화물인 절연체로 둘러싸여 있으며, 패드 자체는 절연체 표면에서 약간 움푹 들어갔습니다. 산화물이 화학적으로 변형된 후, 두 칩을 마주보게 눌러서 각각의 움푹 들어간 패드가 정렬되도록 합니다. 그런 다음 이 샌드위치를 천천히 가열하여 구리가 틈새를 가로질러 확장되고 융합되어 두 칩을 연결합니다.
하이브리드 본딩을 더 좋게 만들기
- 하이브리드 본딩은 두 개의 웨이퍼 또는 칩과 웨이퍼가 서로 마주보는 것으로 시작합니다. 결합 표면은 산화물 절연체로 덮여 있고 칩의 상호 연결 층에 연결된 약간 움푹 들어간 구리 패드가 있습니다.
- 웨이퍼를 함께 눌러 산화물 사이에 초기 결합을 형성합니다.
- 그런 다음 쌓은 웨이퍼를 천천히 가열하여 산화물을 강하게 결합시키고 구리를 확장하여 전기적 연결을 형성합니다.
- 더 안전한 결합을 형성하기 위해 엔지니어들은 마지막 몇 나노미터의 산화물을 평평하게 만들고 있습니다. 약간의 융기나 휘어짐도 조밀한 연결을 끊을 수 있습니다.
- 구리는 산화물 표면에서 적당한 양만큼 움푹 들어가야 합니다. 너무 많으면 연결을 형성하지 못합니다. 너무 적으면 웨이퍼가 떨어져 나갑니다. 연구자들은 구리 수준을 단일 원자 층까지 제어하는 방법을 연구하고 있습니다.
- 웨이퍼 사이의 초기 링크는 약한 수소 결합입니다. 어닐링 후 링크는 강한 공유 결합입니다. [below]연구자들은 화학 결합을 형성할 수 있는 위치가 더 많은 실리콘 카보나이트라이드와 같은 다양한 유형의 표면을 사용하면 웨이퍼 간의 연결이 더 강해질 것으로 기대합니다.
- 하이브리드 본딩의 마지막 단계는 몇 시간이 걸리고 고온이 필요할 수 있습니다. 연구자들은 온도를 낮추고 공정 시간을 단축하기를 바라고 있습니다.
- 두 웨이퍼의 구리가 서로 눌려 전기적 연결을 형성하지만, 금속의 결정립 경계는 일반적으로 한 쪽에서 다른 쪽으로 교차하지 않습니다. 연구자들은 전도성과 안정성을 개선하기 위해 경계를 가로질러 큰 단일 구리 결정립을 형성하려고 노력하고 있습니다.
하이브리드 본딩은 한 크기의 개별 칩을 더 큰 크기의 칩으로 가득 찬 웨이퍼에 부착하거나 같은 크기의 칩으로 가득 찬 두 개의 웨이퍼를 본딩할 수 있습니다. 페레이라에 따르면, 카메라 칩에 사용되기 때문에 후자의 공정은 전자보다 더 성숙했습니다. 예를 들어, 유럽 마이크로 전자 연구소의 엔지니어 아이멕 일부를 만들었습니다 가장 밀도가 높은 웨이퍼-온-웨이퍼 본드 본드 간 거리(또는 피치)가 400나노미터에 불과한 적이 없습니다. 하지만 Imec은 칩온웨이퍼 본딩을 위해 2마이크로미터 피치만 관리했습니다.
후자는 오늘날 생산 중인 첨단 3D 칩에 비해 엄청난 개선으로, 연결 간격이 약 9μm입니다. 그리고 피치가 수십 마이크로미터인 솔더의 “마이크로 범프”라는 이전 기술에 비해 훨씬 더 큰 도약입니다.
“장비를 사용할 수 있으므로 칩과 웨이퍼를 정렬하는 것보다 웨이퍼와 웨이퍼를 정렬하는 것이 더 쉽습니다. 마이크로 전자공학을 위한 대부분의 공정은 다음을 위해 만들어집니다. [full] 웨이퍼라고 합니다. 장 샤를 수리오프랑스 연구 기관의 통합 및 패키징 분야의 과학 리더 CEA 레티. 그러나 AMD와 같은 하이엔드 프로세서에서 칩온웨이퍼(또는 다이투웨이퍼)가 큰 인기를 끌고 있습니다. 이 기술은 고급 CPU에서 컴퓨팅 코어와 캐시 메모리를 조립하는 데 사용됩니다. AI 가속기.
두 시나리오 모두에 대해 점점 더 타이트한 피치를 추진하면서 연구자들은 표면을 더 평평하게 만들고, 바운드 웨이퍼가 더 잘 붙도록 하고, 전체 프로세스의 시간과 복잡성을 줄이는 데 집중하고 있습니다. 이를 올바르게 하면 칩이 설계되는 방식에 혁명을 일으킬 수 있습니다.
와우, 정말 좁은 피치네요
최근 360nm에서 500nm까지 가장 타이트한 피치를 달성한 웨이퍼 온 웨이퍼(WoW) 연구는 한 가지, 즉 평탄성에 많은 노력을 기울였습니다. 두 웨이퍼를 100nm 수준의 정확도로 결합하려면 전체 웨이퍼가 거의 완벽하게 평평해야 합니다. 약간이라도 휘거나 뒤틀리면 전체 섹션이 연결되지 않습니다.
웨이퍼를 평평하게 하는 것은 화학적 기계적 평탄화 또는 CMP라고 하는 공정의 작업입니다. 일반적으로 칩 제조에 필수적이며, 특히 상호 연결 레이어를 생산하는 데 필수적입니다. 트랜지스터.
Souriau는 “CMP는 하이브리드 본딩을 위해 제어해야 하는 핵심 매개변수입니다.”라고 말합니다. ECTC에서 발표된 결과는 CMP가 다른 수준으로 끌어올려져 웨이퍼 전체에서 평평해지는 것뿐만 아니라 구리 패드 사이의 절연체에서 나노미터의 둥글림을 줄여 더 나은 연결을 보장한다는 것을 보여줍니다.
“한계가 어디일지 말하기는 어렵습니다. 상황이 매우 빠르게 움직이고 있습니다.” —Jean-Charles Souriau, CEA Leti
다른 연구자들은 납작한 부분이 충분히 강하게 서로 붙도록 하는 데 집중했습니다. 그들은 실리콘 산화물 대신 실리콘 카보나이트라이드와 같은 다양한 표면 재료를 실험하고 표면을 화학적으로 활성화하는 다양한 방식을 사용하여 그렇게 했습니다. 처음에 웨이퍼나 다이를 함께 누르면 비교적 약한 수소 결합으로 고정되고, 문제는 추가 처리 단계에서 모든 것이 제자리에 있는지 여부입니다. 부착 후 웨이퍼와 칩은 어닐링이라는 공정에서 천천히 가열되어 더 강한 화학 결합을 형성합니다. 이러한 결합이 얼마나 강한지, 그리고 그것을 알아내는 방법조차도 ECTC에서 발표된 많은 연구의 주제였습니다.
그 최종 결합 강도의 일부는 구리 연결에서 나옵니다. 어닐링 단계는 구리를 갭을 가로질러 확장하여 전도성 브리지를 형성합니다. 그 갭의 크기를 제어하는 것이 핵심이라고 삼성은 설명합니다. 한승호. 팽창이 너무 적으면 구리가 융합되지 않습니다. 너무 많으면 웨이퍼가 떨어져 나갑니다. 나노미터 문제이며, Hahn은 구리를 한 번에 원자 층 하나씩 에칭하여 원하는 대로 만들기 위해 사용하기를 바라는 새로운 화학 공정에 대한 연구를 보고했습니다.
연결의 품질도 중요합니다. 칩 상호 연결의 금속은 단일 결정이 아닙니다. 대신 여러 개의 입자로 구성되어 있으며, 결정은 서로 다른 방향으로 배향되어 있습니다. 구리가 확장된 후에도 금속의 입자 경계는 종종 한 쪽에서 다른 쪽으로 교차하지 않습니다. 이러한 교차는 연결의 전기 저항을 줄이고 신뢰성을 높여야 합니다. 일본 도호쿠 대학의 연구원들은 마침내 경계를 교차하는 크고 단일한 구리 입자를 생성할 수 있는 새로운 야금 계획을 보고했습니다. “이것은 엄청난 변화입니다.”라고 말합니다. Takafumi Fukushima도호쿠의 준교수. “우리는 지금 그것의 근간이 무엇인지 분석하고 있습니다.”
ECTC에서 논의된 다른 실험은 본딩 프로세스를 간소화하는 데 초점을 맞췄습니다. 여러 실험은 본딩을 형성하는 데 필요한 어닐링 온도(일반적으로 약 300°C)를 낮추어 장시간 가열로 인한 칩 손상 위험을 최소화하려고 했습니다. 응용 재료 어닐링에 필요한 시간을 몇 시간에서 단 5분으로 획기적으로 줄이는 방법에 대한 진행 상황을 발표했습니다.
현장에서 뛰어난 소들
현재 칩온웨이퍼(CoW) 하이브리드 본딩은 고급 CPU 및 GPU 제조업체에 더 유용합니다. 이를 통해 칩 제조업체는 여러 개의 칩을 스택할 수 있습니다. 칩렛 다양한 크기의 칩을 사용하고, 다른 칩에 결합하기 전에 각 칩을 테스트하여 결함이 있는 부품 하나로 인해 값비싼 CPU에 문제가 생기지 않는지 확인합니다.
하지만 CoW는 WoW의 모든 어려움과 이를 완화할 수 있는 옵션이 적습니다. 예를 들어, CMP는 개별 다이가 아닌 웨이퍼를 평평하게 하도록 설계되었습니다. 다이가 소스 웨이퍼에서 절단되어 테스트되면 본딩 준비 상태를 개선하기 위해 할 수 있는 일이 줄어듭니다.
그럼에도 불구하고, 연구자들은 인텔 3μm 피치의 CoW 하이브리드 본드를 보고했고, 앞서 언급했듯이 Imec의 한 팀은 웨이퍼에 부착된 상태에서도 전사된 다이를 매우 평평하게 만들고 프로세스 내내 매우 깨끗하게 유지함으로써 2μm를 관리했습니다. 두 그룹 모두 특수 블레이드를 사용하는 일반적인 방법 대신 플라즈마 에칭을 사용하여 다이를 다이스로 다듬었습니다. 블레이드와 달리 플라즈마 에칭은 가장자리에 금이 가지 않아 연결을 방해할 수 있는 파편이 발생하지 않습니다. 또한 Imec 그룹이 다이를 성형할 수 있게 되었고, 모서리를 깎아 만든 것 연결을 끊을 수 있는 기계적 스트레스를 완화합니다.
ECTC의 여러 연구원에 따르면 CoW 하이브리드 본딩은 고대역폭 메모리(HBM)의 미래에 중요할 것입니다. HBM은 제어 논리 칩 위에 있는 DRAM 다이 스택(현재 8~12개 다이 높이)입니다. 종종 하이엔드와 동일한 패키지 내에 배치됩니다. GPU, HBM은 중요하다 실행에 필요한 데이터의 쓰나미를 처리하기 위해 대규모 언어 모델 좋다 채팅GPT. 오늘날 HBM 다이는 마이크로범프 기술을 사용하여 적층되므로 각 층 사이에 유기 필러로 둘러싸인 작은 솔더 볼이 있습니다.
하지만 AI가 메모리 수요를 더욱 높이면서 DRAM 제조업체는 HBM 칩에 20개 이상의 레이어를 쌓고 싶어합니다. 마이크로범프가 차지하는 부피는 이러한 스택이 곧 GPU가 있는 패키지에 제대로 들어가기에는 너무 높아질 것임을 의미합니다. 하이브리드 본딩은 HBM의 높이를 줄이고 패키지에서 과도한 열을 제거하기 쉽게 만들 것입니다. 레이어 간의 열 저항이 줄어들기 때문입니다.
“이 기술을 사용하면 20층 이상의 스택을 만들 수 있다고 생각합니다.” —하이 이언민, 삼성
ECTC에서 삼성 엔지니어들은 하이브리드 본딩으로 16층 HBM 스택을 만들 수 있다는 것을 보여주었습니다. “이 기술을 사용하면 20층 이상의 스택을 만들 수 있다고 생각합니다.”라고 말합니다. 현민 리삼성의 수석 엔지니어. 다른 새로운 CoW 기술도 하이브리드 본딩을 고대역폭 메모리에 도입하는 데 도움이 될 수 있습니다. CEA Leti의 연구원들은 셀프 얼라인먼트 기술이라고 알려진 것을 탐구하고 있다고 Souriau는 말합니다. 그것은 화학적 공정만을 사용하여 좋은 CoW 연결을 보장하는 데 도움이 될 것입니다. 각 표면의 일부는 소수성이고 일부는 친수성이 되어 표면이 자동으로 제자리에 미끄러질 것입니다.
ECTC에서는 도호쿠 대학과 야마하 로보틱스의 연구자들이 비슷한 방식에 대한 연구를 보고했습니다. 이 연구에서는 물의 표면 장력을 이용하여 실험용 DRAM 칩의 5μm 패드를 50nm 이상의 정확도로 정렬했습니다.
하이브리드 본딩의 경계
연구자들은 하이브리드 본딩 연결의 피치를 계속 줄일 가능성이 거의 확실합니다. 200nm WoW 피치는 가능할 뿐만 아니라 바람직합니다. 치아한종Taiwan Semiconductor Manufacturing Co.의 경로 찾기 시스템 프로젝트 매니저는 ECTC의 엔지니어들에게 이렇게 말했습니다. 2년 안에, 티에스엠씨 라는 기술을 도입할 계획입니다. 뒷면 전력 공급. (인텔 계획 올해 말에도 마찬가지입니다.) 이 기술은 칩의 굵은 전력 공급 상호연결을 실리콘 표면 위가 아닌 아래에 두는 기술입니다. 이러한 전력 도관이 없어지면 가장 높은 레벨이 더 작은 하이브리드 본딩 본드 패드에 더 잘 연결될 수 있다고 TSMC 연구원들은 계산합니다. 200nm 본드 패드를 사용한 후면 전력 공급은 3D 연결의 커패시턴스를 크게 줄여 에너지 효율과 신호 속도 측정이 400nm 본드 패드로 달성할 수 있는 것보다 최대 8배 더 좋아질 것입니다.
Chia는 언젠가 미래에 본드 피치가 더욱 좁아진다면 회로 블록을 “접어서” 두 개의 웨이퍼에 걸쳐 구축하는 것이 실용적일 수 있다고 제안합니다. 그렇게 하면 블록 내에서 현재 긴 연결 중 일부가 수직 지름길을 취할 수 있어 잠재적으로 계산 속도를 높이고 전력 소비를 줄일 수 있습니다.
그리고 하이브리드 본딩은 실리콘에 국한되지 않을 수도 있습니다. CEA Leti의 Souriau는 “오늘날 실리콘-실리콘 웨이퍼에 많은 개발이 있지만, 우리는 또한 질화 갈륨과 실리콘 웨이퍼, 유리 웨이퍼 간의 하이브리드 본딩을 시도하고 있습니다… 모든 것 위에 모든 것을”이라고 말합니다. 그의 조직은 구리 대신 초전도 니오븀을 정렬하고 본딩하는 양자 컴퓨팅 칩을 위한 하이브리드 본딩에 대한 연구를 발표하기도 했습니다.
“한계가 어디일지 말하기는 어렵습니다.” Souriau가 말했다. “상황이 매우 빠르게 움직이고 있습니다.”
본 기사는 2024년 8월 11일에 업데이트되었습니다.
본 기사는 2024년 9월 인쇄판에 게재됩니다.